滤波电容器的作用是什么(滤波电容器的作用及原理)

从电路的角度来看，总有驱动源和被驱动负载。如果负载电容比较大，驱动电路需要对电容充放电来完成信号跳变。上升沿陡的时候电流比较大，这样驱动电流会吸收很大的电源电流。由于电路中的电感，电阻(尤其是芯片引脚上的电感)会反弹。这个电流和正常情况相比，其实是一种噪音，会影响前级的正常工作。这就是耦合。
去耦电容充当电池，满足驱动电路电流的变化，避免相互耦合干扰。
旁路电容实际上是去耦的，但旁路电容一般指的是高频旁路，也就是为高频开关噪声提供一种低阻抗的防漏电方式。高频旁路电容一般较小，如根据谐振频率为0.1u、0.01u，而去耦电容一般较大，为10u以上，根据电路中的分布参数和驱动电流的变化而定。
解耦和旁路都可以看作是滤波。去耦电容相当于电池，避免了电流突变引起的电压下降，相当于滤波纹波。比电容可以根据电流、预期纹波和作用时间来计算。一般去耦电容都很大，对于高频噪声基本无效。旁路电容是针对高频的，也就是利用了电容的频率阻抗特性。一般来说，电容器可以被视为RLC系列模型。在一定频率下，发生谐振，电容的阻抗等于其ESR。如果看电容器的频率阻抗曲线，会发现一般是V型曲线。具体曲线与电容的介电有关，所以选择旁路电容时也要考虑电容的介电。更安全的方法是组合几个电容。
去耦电容在集成电路电源和地之间有两个作用:一方面是集成电路的储能电容，另一方面是旁路器件的高频噪声。数字电路中典型的去耦电容值为0.1 μ F..此电容的分布电感典型值为5 μ h。0.1μF去耦电容的分布电感为5μH，其并联谐振频率约为7MHz。也就是说对于10MHz以下的噪声有很好的解耦效果，而对于40MHz以上的噪声几乎不起作用。1μF，10μF电容，并联谐振频率20MHz以上，去除高频噪声效果更好。每10个左右的集成电路要配一个充放电电容或者储能电容，可以是10 μ F左右，最好不要用电解电容，电解电容是两层薄膜卷起来的。这种卷起的结构在高频下显示出电感。使用钽电容或聚碳酸酯电容。去耦电容的选择并不严格，按照C = 1/f可以是10 MHz 0.1μF，100 MHz 0.01μF
去耦原理:(去耦就是去耦)
专家和前辈总是告诉我们这个经验法则:“在电路板的电源接入端放置一个1 ~ 10 μ F的电容，滤除低频噪声；在电路板上每个器件的电源和地之间放置一个0.01 ~ 0.1 μ F的电容，滤除高频噪声。”在书店里能买到的大部分高速PCB设计和高速数字电路设计的经典教程中，首选法则(俗称经验法则)也是被不厌其烦地使用着。但是为什么要这样用呢？
首先我想根据我的理解介绍两个常见的简单概念。
什么是旁路？旁路是指为信号的某些有害部分提供低阻抗路径。电源的中高频干扰是典型的无用元件，需要在进入目标芯片之前消除。一般我们用电容来达到这个目的。用于此目的的电容器就是所谓的旁路电容器，它利用了电容器的频率阻抗特性(理想电容器的频率特性随频率增加，阻抗减小，这是世界上所有人都知道的)。可见旁路电容主要针对高频干扰(高是相对的，一般来说考虑20MHz以上的高频干扰和20MHz以下的低频纹波)。
什么是脱钩？解耦(脱钩)

它首先用于多级电路，以确保信号在前级和后级之间传输，而不会影响彼此的静态工作点。电源去耦是指当芯片开关或输出发生变化时，需要从电源在线瞬时汲取大电流，可能导致电源在线电压降低，从而对自身和其他器件造成干扰。为了减少这种干扰，需要在芯片附近设置一个储电的“小池子”来提供这种瞬时大电流能力。
在电源电路中，旁路和去耦都用于降低电源噪声。旁路主要是减少电源上的噪声对设备本身的干扰(自我保护)；去耦是为了减少器件产生的噪声对电源的干扰。有人说去耦是针对低频，旁路是针对高频，我觉得不准确。高速芯片内部开关操作可能高达上GHz，因此其对电源线造成的干扰显然不属于低频范围。为此目的，去耦电容也需要具有良好的高频特性。在下面的讨论中，没有刻意区分去耦和旁路，但它们都是为了过滤噪声，而不管其来源。
简单描述了旁路和去耦之后，我们来看看芯片工作时是如何对电源线造成干扰的。我们建立一个简单的IO缓冲模型，输出采用图腾柱IO驱动电路，由两个互补MOS晶体管组成的输出级串联驱动一条源端具有匹配电阻的传输线(传输线的阻抗为Z0)。

设电源引脚和接地引脚的封装电感和引线电感之和分别为Lv和Lg。

两个互补的MOS晶体管(接地的NMOS和连接的PMOS)被简单地用作开关。假设初始时刻线路所有点传输的电压和电流都为零，在某个时刻，器件会把传输线驱动到高电平，然后器件需要从电源引脚吸收电流。在T1时刻，PMOS晶体管导通，电流从PCB上的VCC流入，流经封装电感Lv，跨过PMOS晶体管，串联终端电阻，然后流入传输线，输出电流幅值为VCC/(2×Z0)。完整的往返时间在当前传输线路网络上持续，并在时间T2结束。之后整条输电线路都处于充满电状态，不需要额外的流入电流来维持。当电流瞬间流过封装电感Lv时，芯片内部供电点的电压会降低。这种干扰称为同步开关噪声(SSN，同步开关噪声；SSO(同步开关输出噪声)或δI噪声。

在T3时刻，PMOS管关断，不会产生脉冲噪声，因为在此之前，PMOS管一直处于开路状态，没有电流流过。同时，NMOS晶体管导通，然后传输线、接地面、封装电感Lg和NMOS晶体管形成回路，瞬时电流流过开关B，从而在芯片内部的地节点产生参考电平点升高的扰动。这种干扰在电源系统中称为接地反弹噪声。

在实际的供电系统中，任何互联的机器都存在一定的电感值，比如芯片引脚、PCB走线、电源层、底层等。因此，在IC级以上分析的SSN和地弹噪声是以同样的方式存在的，而不仅仅是在芯片中。就整个配电系统而言，这就是所谓的电源电压崩溃噪声。由于芯片输出的开关操作和芯片内部的操作，需要瞬间从电源汲取大电流，而电源无法快速响应电流变化，高速开关电源的开关频率只有MHz。为了保证芯片附近电源的在线电压不会因为SSN和地弹噪声的降低而超过器件说明书规定的容差，需要在芯片附近提供一个储能电容用于高速电流需求，这就是我们想要的去耦电容。

因此，电容有三个重要的分布参数:等效电阻ESR、等效电感ESL、等效并联电阻EPR Rp。其中最重要的是ESR和ESL。实际上，在分析电容模型时，一般采用RLC简化模型，即分析电容的C、ESR和ESL。由于寄生参数尤其是ESL的影响，实际电容的频率特性在阻抗和频率之间呈现V型曲线。在低频时，电容器的阻抗随着频率的增加而减小。达到最低点时，电容阻抗等于ESR；然后随着频率的增加，阻抗增加，呈现电感特性(归因于ESL)。因此，电容器的选择不仅需要考虑电容值，还需要考虑其他因素。

一切考虑的出发点都是为了降低电源与地之间的感抗(在满足电源最大容抗的条件下)，这样在电源系统流过大的瞬时电流时，就不会产生大的噪声干扰芯片的电源地引脚。

电容的频率特性
当频率很高时，电容不再视为集总参数，寄生参数的影响不可忽略。寄生参数包括rs、等效串联电阻(ESR)和Ls等效串联电感(ESL)。电容的实际等效电路如图1所示，其中C为静态电容，1Rp为泄漏电阻，也称为绝缘电阻。值越大(通常在Gω水平以上)，泄漏越小，性能越可靠。由于Pp通常较大(Gω级以上)，在实际应用中可以忽略不计。Cda和Rda分别是介电吸收电容和介电吸收电阻。介质吸收是一种具有滞后现象的内部电荷分布，使开路状态下的电容器在快速放电后恢复部分电荷。

ESR和ESL对电容的高频特性影响最大，因此通常使用图1(b)所示的串联RLC简化模型来计算谐振频率和等效阻抗:

图1去耦电容模型

串联电容RLC模型的频域阻抗图如图2所示，谐振频率以下电容为容性；谐振频率在以上时为感性，电容的去耦作用逐渐减弱。同时发现，随着频率的增加，电容器的等效阻抗先减小后增大，在串联谐振频率处等效阻抗的最小值为ESR。

图2串联电容RLC模型的频域阻抗图
从谐振频率公式(4-8)可以得到，电容的变化和ESL值都会影响电容的谐振频率，如图3所示。由于电容在谐振点的阻抗最低，在设计时应尽量选择fR接近实际工作频率的电容。在工作频率范围很宽的环境中，一些fR小的大电容可以和fR大的小电容混用。

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