mos是什么意思(MOS管功能)

一、MOS晶体管驱动电路概述用MOS晶体管设计开关电源或电机驱动电路时，大多数人会考虑导通电阻、最大电压、最大电流等。而很多人只考虑这些因素。这样的电路可能行得通，但并不优秀，也不允许作为正式的产品设计。

1.MOS管的类型和结构

MOSFET是FET的一种(另一种是JFET)，可以做成增强型或者耗尽型。P沟道或N沟道有四种，但实际使用的只有增强型N沟道MOS和增强型P沟道MOS，所以通常提到NMOS，或者PMOS就是指这两种。

至于为什么不用耗尽型MOS晶体管，不建议追根究底。

对于这两个增强型MOS晶体管，通常使用NMOS。原因是导通电阻小，容易制造。因此，NMOS通常用于开关电源和电机驱动应用。在下面的介绍中，NMOS是最常用的。

MOS管的三个管脚之间存在寄生电容，这不是我们所需要的，而是由于制造工艺的限制。寄生电容的存在使得驱动电路的设计或选择很麻烦，但又没有办法避免，后面会详细介绍。

从MOS管的原理图可以看出，漏极和源极之间有一个寄生二极管。这种二极管称为体二极管，在驱动感性负载(如电机)时非常重要。顺便说一下，体二极管只存在于单个MOS管中，而在集成电路芯片中通常是没有的。

2.MOS管的导电特性

打开意味着充当开关，相当于闭合开关。

NMOS特性，Vgs大于一定值就会导通，适用于源极接地(低端驱动)的情况，只要栅极电压达到4V或10V即可。

PMOS，Vgs小于某个值就会导通，适合源极接VCC(高端驱动)的情况。然而，虽然PMOS可以方便地用作高端驱动器，但NMOS通常用于高端驱动器，因为它的导通电阻大，价格高，替代类型少。

3.MOS开关管的损耗

无论是NMOS还是PMOS，导通后都有一个导通电阻，这样电流就会在这个电阻上消耗能量，这部分消耗的能量叫做导通损耗。选择导通电阻小的MOS管可以降低导通损耗。目前小功率MOS管的导通电阻一般在几十毫欧左右，有的也有。

MOS开启和关闭的时候，一定不是瞬间完成的。MOS两端的电压下降，电流上升。在此期间，MOS管的损耗是电压和电流的乘积，称为开关损耗。通常开关损耗远大于导通损耗，开关频率越快损耗越大。

瞬时电压和电流的乘积很大，损耗很大。缩短开关时间可以减少每次导通时的损耗；通过降低开关频率，可以减少单位时间的开关次数。这两种方法都可以降低开关损耗。

4.MOS管驱动

与双极型晶体管相比，一般认为导通MOS晶体管不需要电流，只要GS电压高于一定值即可。这很容易做到，但我们仍然需要速度。

在MOS管的结构中，可以看到GS和GD之间存在寄生电容，MOS管的驱动实际上就是电容的充放电。给电容充电需要一个电流，因为在给电容充电的瞬间可以把电容看成是短路，所以瞬时电流会比较大。在选择/设计MOS晶体管驱动器时，首先要注意的是瞬时短路电流的大小。

第二点需要注意的是，当栅极电压大于源极电压时，通常用于高端驱动的NMOS需要开启。当高端驱动的MOS晶体管导通时，源极电压与漏极电压(VCC)相同，因此栅极电压比VCC高4V或10V。如果在同一个系统中，要获得大于VCC的电压，就需要一个特殊的升压电路。许多电机驱动器都集成了电荷泵。应注意，应选择适当的外部电容，以获得足够的短路电流来驱动MOS晶体管。

上面提到的4V或10V是常用MOS管的导通电压，设计时需要有一定的余量。而且电压越高，导通速度越快，导通电阻越小。目前也有导通电压更低的MOS管用于不同领域，但在12V汽车电子系统中，一般4V导通就够了。

有关MOS晶体管的驱动电路及其损耗，请参见微芯公司的an 799《MOSFET驱动器与MOSFET的匹配》。很详细了，不打算多写了。

5.MOS管应用电路

MOS管最明显的特点是良好的开关特性，因此广泛应用于开关电源、电机驱动以及照明调光等需要电子开关的电路中。

第二，当前的MOS驱动器有几个特殊的应用。

1.低压应用

当使用5V电源时，如果此时使用传统的图腾柱结构，由于三极管的be有0.7V左右的压降，此时实际施加到栅极的最终电压只有4.3V，当我们选择标称栅极电压为4.5V的MOS管时，存在一定的风险

当使用3V或其他低压电源时，也会出现同样的问题。

2.宽电压应用

输入电压不是一个固定值，它会随着时间或其他因素而变化。这种变化导致PWM电路提供给MOS管的驱动电压不稳定。

为了使MOS晶体管在高栅极电压下安全，许多MOS晶体管都内置了电压调节器，以强制限制栅极电压的幅度。在这种情况下，当提供的驱动电压超过电压调节器的电压时，将导致大的静态功耗。

同时，如果单纯用电阻分压原理降低栅极电压，MOS晶体管在输入电压比较高的情况下会工作得很好，但当输入电压降低时，栅极电压不足，导致导通不完全，从而增加了功耗。

3.双电压应用

在一些控制电路中，逻辑部分使用典型的5V或3.3V数字电压，而功率部分使用12V甚至更高的电压。这两个电压连接在公共地。

这就提出了一个要求，要用一个电路，让低压侧能有效控制高压侧的MOS管，高压侧的MOS管也会面临1、2中提到的问题。

在这三种情况下，图腾柱结构无法满足输出要求，很多现成的MOS驱动IC似乎也没有包含栅压限制的结构。

第三，比较通用的电路

电路图如下:

图1 NMOS驱动电路

图PMOS驱动电路

这里仅对NMOS驱动电路进行简单分析:

Vl和Vh分别是低端和高端电源。两个电压可以相同，但Vl不应超过Vh。

Q1和Q2形成一个倒置的图腾柱，用来实现隔离，保证两个驱动管Q3和Q4不会同时导通。

R2和R3提供PWM基准电压。通过改变该基准，电路可以工作在PWM信号波形的陡峭位置。

Q3和Q4用于提供驱动电流。当Q3和Q4导通时，它们相对于Vh和GND只有一个Vce压降。这个压降通常只有0.3V左右，远低于0.7V Vce。

R5和R6是反馈电阻，用于对栅极电压进行采样。采样电压通过Q5对Q1和Q2的基极产生强烈的负反馈，从而将栅极电压限制在有限的值。该值可以通过R5和R6进行调整。

最后，R1提供Q3和Q4的基极电流限制，R4提供MOS晶体管的栅极电流限制，即Q3和Q4的Ice限制。如有必要，加速电容器可以与R4并联。

该电路具有以下特点:

1.用低端电压和PWM驱动高端MOS晶体管。

2.用小幅度PWM信号驱动栅压要求高的MOS管。

3.栅极电压的峰值极限

4.输入和输出的电流限制

5.通过使用适当的电阻，可以实现低功耗。

6.PWM信号反相。NMOS不需要这个功能，在它前面放一个逆变器就可以解决。

在设计便携设备和无线产品时，提高产品性能和延长电池工作时间是设计师需要面对的两个问题。DC-DC变换器具有高效率、高输出电流和低静态电流的优点，非常适合为便携式设备供电。目前，DC-DC变流器设计技术的主要发展趋势是:

(1)高频技术:随着开关频率的提高，开关变换器的体积也随之减小，功率密度也大大提高，动态响应得到改善。小功率DC-DC变换器的开关频率将提高到兆赫级。

(2)低输出电压技术:随着半导体制造技术的不断发展，微处理器和便携式电子设备的工作电压越来越低，这就要求未来的DC-DC转换器能够提供低输出电压，以满足微处理器和便携式电子设备的要求。

这些技术的发展对功率芯片电路的设计提出了更高的要求。首先，随着开关频率的不断提高，对开关元件的性能提出了很高的要求。同时，必须提供相应的开关元件驱动电路，以保证开关元件在高达MHz的开关频率下正常工作。其次，对于电池供电的便携式电子设备，电路的工作电压较低(以锂电池为例，工作电压为2.5~3.6V)，因此功率芯片的工作电压较低。

MOS晶体管具有极低的导通电阻和低功耗，因此在目前流行的高效率DC-DC芯片中被广泛用作功率开关。然而，由于MOS晶体管的寄生电容较大，NMOS开关晶体管的栅电容一般高达几十皮法。这对高工作频率的DC-DC变换器的开关管驱动电路的设计提出了更高的要求。

在低压ULSI的设计中，有很多采用自举boost结构的CMOS和BiCMOS逻辑电路和驱动电路作为大容性负载。这些电路可以在低于1V的电压下正常工作，在1 ~ 2PF的负载电容下工作频率可以达到几十兆赫甚至上百兆。本文采用自举升压电路，设计了一种适用于低压高开关频率升压型DC-DC变换器的大负载驱动电路。该电路基于三星AHP615 BiCMOS工艺设计，并通过Hspice仿真验证。当电源电压为1.5V，负载电容为60pF时，工作频率可达5MHz以上。

自举升压电路

自举升压电路的原理图如图1所示。所谓自举升压原理，就是在输入端IN输入一个方波信号，利用电容Cboot将A点的电压升高到高于VDD的电平，这样就可以在B端输出一个与输入信号相位相反，且高于VDD的高电平的方波信号。具体工作原理如下。

当VIN处于高电平时，NMOS晶体管N1导通，PMOS晶体管P1截止，C点电位处于低电平。同时，N2导通，P2的栅极电位低，因此P2导通。因此，a点的电位约为VDD，电容Cboot两端的电压UC≈VDD。由于N3导通，P4截止，B点的电位很低。这段时间被称为预充电时间。

当VIN变低时，NMOS晶体管N1截止，PMOS晶体管P1导通，C点电位高，约为VDD。同时，N2和N3关闭，P3开启。这导致P2的栅极电位上升，P2关闭。此时，a点的电位等于c点的电位加上电容Cboot两端的电压，约为2VDD。而P4是开启的，所以b点的产量高，比VDD高。这段时间称为自举升压期。

实际上，b点的电位与负载电容和电容Cboot有关，可以根据设计要求进行调整。具体关系将在介绍具体电路设计时详细讨论。图2示出了输入端in的电位和A、B两点的电位之间的关系示意图..

驱动电路结构

驱动电路的电路图如图3所示。驱动电路采用图腾输出结构设计，上拉驱动管为NMOS晶体管N4、Q1和PMOS晶体管P5。下拉晶体管是NMOS N5。图中，CL是负载电容，Cpar是B点的寄生电容..虚线框中的电路是自举升压电路。

该驱动电路的设计思路是利用自举boost结构提升上拉驱动晶体管N4的栅极(B点)电位，使UB >: VDD+VTH，NMOS晶体管N4工作在线性区，使VDSN4大大降低，最终驱动输出的高电平可以达到VDD。输出低电平时，下拉驱动管本身工作在线性区，可以保证低电平位GND的输出。因此不需要增加自举电路就能满足设计要求。

考虑到这种驱动电路用于驱动boost DC-DC变换器的开关管，负载电容CL很大，一般达到几十皮法，输出电流能力需要进一步提高，所以增加了晶体管Q1作为上拉驱动管。这样，当输入端由高电平变为低电平时，Q1导通，电流同时由N4和Q1提供，使得OUT端的电位迅速上升。当OUT端的电位上升到VDD-VBE时，Q1关断，N4继续提供电流给负载电容充电，直到OUT端的电压达到VDD。

当OUT端处于高电平时，由于电容Cboot上的电荷泄漏，a点的电位将下降。这会降低B点的电位和N4的导电性。同时，出于同样的原因，OUT端的电位也会下降，这将使输出高电平无法保持在VDD。为了防止这种现象，添加PMOS晶体管P5作为上拉驱动器，以补充OUT端子CL的泄漏电荷，并在整个导通周期内将OUT端子保持在高电平。

驱动电路传输特性的瞬态响应如图4所示。其中(a)是上升沿的瞬态响应，而(b)是下降沿的瞬态响应。从图4可以看出，驱动电路的上升沿明显分为三个部分，对应三个上拉驱动管起主导作用的时段。在第一阶段，Q1和N4共同作用，输出电压迅速上升。在第二阶段，N4起主导作用，使输出水平达到VDD，在第三阶段，P5起主导作用，使输出在VDD保持高水平。而且可以缩短上升时间，下降时间可以满足工作频率在MHz以上的要求。

需要注意的问题和模拟结果

电容器Cboot尺寸的确定

Cboot的最小值可由下式确定。在预充电期间，电容器Cboot上的电荷是VDDCboot。A点寄生电容上的电荷(计算为CA)为VDDCA。因此，在预充电期间，A点的总电荷为

q _ { A1 } = V _ { DD } C _ { boot }+V _ { DD } C _ { A }(1)

B点的电位为GND，所以B点的寄生电容Cpar上的电荷为0。

在自举升压期间，为了使OUT的端电压达到VDD，B点的最低电位为VB = VDD+VTHN。因此，B点寄生电容Cpar上的电荷为

Q_{B}=(V_{DD}+V_{thn})Cpar (2)

忽略MOS晶体管P4的源极和漏极之间的电压降。此时Cboot上的电荷为VthnCboot，A点寄生电容CA的电荷为(VDD+Vthn)CA。A点的总电荷是

QA2 = V _ { thn } C _ { BOOT }+(V _ { DD }+V _ { thn })C _ { A }(3)

同时，根据电荷守恒，还有

Q_{B}=Q_{A}-Q_{A2} (4)

可以得到综合公式(1)～(4)

C _ { boot } = frac { V _ { DD }+V _ { thn } } { V _ { DD }-V _ { thn } } Cpar+frac { V _ { DD }-V _ { thn } } { C _ { A } = frac { V _ { DD }-V _ { thn } } Cpar+frac { V _ { thn } } { V _ { DD }-V _ { thn } } C _ { A }(5

从等式(5)可以看出，Cboot随着输入电压的减小而增大，随着B点电压VB的增大而增大..B点的电压直接影响N4的导通电阻，也影响驱动电路的上升时间。因此，在实际设计中，Cboot的值应大于公式(5)的计算结果，这样可以提高B点的电压，降低N4的导通电阻，减少驱动电路的上升时间。

P2，P4大小问题

重新排列公式(5)后，我们得到:

V _ { B } =({ V _ { DD }-V _ { thn })frac { C _ { boot } } { Cpar }-V _ { thn } frac { C _ { A } } { Cpar }(6)

从等式(6)可以看出，在自举升压周期中，点A和B处的寄生电容降低了点B处的电势。在实际设计中，为了得到B点合适的电位，除了增加Cboot的尺寸外，还要尽可能减小A点和B点的寄生电容。在设计中，预充电PMOS晶体管P2的尺寸应该尽可能小，以减小寄生电容CA。至于B点的寄生电容Cpar，主要是上拉驱动晶体管N4的栅极的寄生电容，MOS晶体管P4和N3的源漏寄生电容只占一小部分。在前面的分析中，我们忽略了P4的源漏电压，所以在设计中要尽量增大P4的长宽比，使自举升压周期中P4的源漏电压很小，可以忽略不计。但是，P4的尺寸不能太大，P4源极的寄生电容要远远小于上拉驱动晶体管N4栅极的寄生电容。

势阱问题

如图3所示，PMOS器件P2、P3和P4的n阱连接到自举升压节点a。这样做的目的是防止它们的源极/漏极-阱结在自举升压期间导通。此外，当源极/汲极井正向偏压时，可防止寄生SRC所造成的闩锁现象。

上拉驱动管N4的阱偏置电位要接其源极，最好不要直接接地。这样做的目的是消除衬底偏置效应对N4的影响。

Hspice仿真结果

驱动电路基于三星AHP615 BiCMOS工艺设计，并通过Hspice仿真验证。表1给出了电路在不同工作电压和不同负载下的上升时间tr和下降时间tf的仿真结果。图5给出了输入电压为1.5V，工作频率为5MHz，负载电容为60pF时电路的输出波形。

从表1和图5可以看出，该驱动电路在工作电压为1.5V、工作频率为5MHz、负载电容高达60pF的条件下可以正常工作。它可以作为开关管的驱动电路应用于低压、高频的DC-DC变换器。

结论

本文采用自举升压电路设计了一种BiCMOS图腾结构的驱动电路。此电路基于三星AHP615 BiCMOS工艺设计，可以在1.5V电压供电的情况下正常工作，在60pF负载电容的情况下工作频率可以达到5MHz以上。

卧龙会，卧虎藏龙，IT高手汇聚！由多名十几年的IT技术设计师组成。欢迎关注！想学习请点击下面“了解更多